| 課程進度安排 |
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| 時間 |
課程大綱 |
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| 第一階段 |
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| 學習目標 |
掌握Linux基本操作，vi編輯器的使用，virtuoso軟件的操作。 |
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1 Linux的用戶界面及工作站的登陸。
1.1 Linux概述
1.2 Linux系統(tǒng)訪問
1.3 Linux的圖形用戶界面
1.4 Linux的文件和目錄
1.5 文本編輯器Vi
實驗：登陸工作站，訪問相關(guān)目錄和文件，編輯文件。
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2 virtuoso軟件的啟動
2.1 virtuoso軟件的配置文件cds.lib
2.2 icfb的啟動：icfb
2.3 版圖建庫的文件display.drf
實驗:編輯 cds.lib文件。
啟動icfb,建立一個layout 庫，刪除一個庫。
3 virtuoso軟件的操作
3.1 快捷的默認設(shè)置。
3.2 快捷的個人設(shè)置，怎么修改快捷鍵。
3.3 Grid的設(shè)置----0.005u
3.4 繪制Path、Rectangle
實驗:編輯.cdsinit 文件。
使用快捷鍵繪制Path、Rectangle，切除、添加部分圖形。
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| 第二階段 |
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| 學習目標 |
了解IC版圖的基本概念，半導(dǎo)體的工藝流程，學會做版圖的基本器件。 |
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4 半導(dǎo)體基礎(chǔ)理論、集成電路制造工藝
4.1 PN結(jié)
4.2 PN結(jié)二極管
4.3 MOS場效應(yīng)晶體管
4.4 集成電路中的器件結(jié)構(gòu)
4.5 外延生長
4.6 掩膜制版工藝
4.7 光刻
4.8 熱氧化
4.9 摻雜工藝（熱擴散、離子注入）
4.10 刻蝕
4.11 化學氣相淀積
4.12 鍍膜
5 集成電路設(shè)計概述
5.1 集成電路設(shè)計流程和設(shè)計工具
5.2 國內(nèi)外集成電路技術(shù)發(fā)展概況
5.3 國內(nèi)外主要集成電路晶圓代工廠(Foundry)介紹
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6 半導(dǎo)體器件原理及版圖設(shè)計
6.1 Design Rule的基本概念及內(nèi)容。
6.2 MOS管的版圖設(shè)計及剖面圖。
6.3 反相器（invter）的結(jié)構(gòu)及版圖設(shè)計
6.4 電阻的種類（well\poly\diff\mos）及版圖設(shè)計
6.5 電容的種類（mim\mom\mos）及版圖的設(shè)計
6.6 二極管及三極管的原理及版圖設(shè)計
實驗：做一個mos管，做所有的電阻和電容器件，做一個二極管及三極管。做一個invter，且把幾個invter串起來組成一個小電路。
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| 第三階段 |
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| 學習目標 |
學會做StdCell并用Calibre 來檢查它的DRC和LVS。 |
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7 StdCell的概念和練習
7.1 StdCell的基本概念。
7.2 兩種StdCell的區(qū)別。用在數(shù)字布線的StdCell和模擬中的StdCell。
7.3 nand2 nor2 nand3 nor3的做法。
7.4 把StdCell組合成一個模塊。
實驗：做各種StdCell并組合成一個模塊。
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8 DRC的概念及檢查DRC的軟件。
8.1 DRC的概念，基于Design Rule的check.
8.2 Calibre DRC的配置及操作。
8.3 DRC Command file (runset)的介紹。
8.4 DRC Results 的讀取及修改ERROR。
9 LVS的概念及檢查LVS的
9.1 LVS的概念，Netlist的手工提取和自動提取。
9.2 Calibre LVS的配置及操作。
9.3 LVS Command file (runset)的介紹
9.4 LVS Report 的讀取及修改ERROR。
實驗：
1、用Calibre 檢查StdCell 的DRC及修改
2、用Calibre 檢查StdCell 的LVS及修改
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| 第四階段 |
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| 學習目標 |
掌握做一個OPAMP的版圖設(shè)計及LVS DRC的Check。 |
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10 IC layout模擬模塊設(shè)計
10.1 OPAMP的原理及版圖設(shè)計
10.2 交差對稱的概念及版圖設(shè)計（很重要）
10.3 Dummy的概念、原理及如何添加dummy
實驗：做交差對稱，注意dummy.
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10.4 屏蔽線（Shielding line）的作用及做法。
10.5 其它對稱的概念及版圖設(shè)計
10.6 不同器件特性相對版圖布局的關(guān)系
10.7 關(guān)鍵線的連接
10.8 電源和地線的連接
10.9 LVS DRC check
實 驗：完成OP版圖，及LVS DRC的check。
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| 第五階段 |
| 學習目標 |
掌握Bias模塊的做法，掌握多模塊的布局和版圖的優(yōu)化。 |
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11 bias模塊的對稱性及多個模塊的布局
11.1 Bias的原理
11.2 Bias的對稱及布局
11.3 三極管的對稱及布局
實驗：做一個bias，注意對稱及布局
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11.4 多個模塊的布局
11.5 模塊間的關(guān)系與布局
11.6 關(guān)鍵信號線的布局
11.7 大功率器件的擺放和對其它模塊的影響
11.8 電源和地線的連接
實驗：1 多個模塊的布局
2 多個模塊整合為一個模塊。
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| 第六階段 |
| 學習目標 |
掌握 IC layout可靠性分析，并優(yōu)化版圖。 |
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12 IC layout 的可靠性分析
12.1 Latch up的原理和易發(fā)生Latch up的地方
12.2 IC layout中如何預(yù)防Latch up的發(fā)生。
12.3 大功率器件的擺放和安全。
12.4 電流密度的概念及實際情況的計算
12.5 大功率器件上的Metal線的電流密度計算
12.6 ESD靜電防范措施，ESD器件的做法
12.7 ESD 器件的放電通路。
12.8 幾種ESD放電Model。
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實驗：1、做一個大功率的器件，注意預(yù)防Latch Up
2 計算大功率器件上的電流密度，電源線是不是足夠。
3 做一個ESD器件，注意ESD器件的放電通路。
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| 第七階段 |
| 學習目標 |
掌握Chip 的概念及布局，完成一個chip。 |
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13 Chip 的概念及布局
13.1 PAD的概念和做法
13.2 Under PAD的器件做法及對PAD的要求。
13.3 ESD器件和PAD及內(nèi)部模塊的連接
13.4 電源和地線間的ESD放電通路，Power clamp的版圖設(shè)計。
13.5 當對任意PAD打ESD時的放電通路。
13.6 ESD器件和內(nèi)部的隔離
13.7 Sealring的概念和做法。
13.8 劃片道的概念及通常大小
13.9 Density的概念和原因及添加Density的方法。
13.10 Antenna現(xiàn)象的發(fā)生及修改。
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實驗：
1 做一個PAD。
2 把PAD放在ESD器件上面，即做一個Under PAD的器件。
4 完成一個完整的chip
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| 第八階段 |
| 學習目標 |
掌握反向的layout 的軟件和提取方法。了解Tapeout的流程。 |
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14 反向提取軟件
14.1 如何操作反向軟件
14.2 如何提取版圖
14.3 把版圖轉(zhuǎn)化成電路圖。
實驗：
使用反向軟件提取一個電路圖。
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15 Tapeout的概念
15.1 Tapeout的檢查和驗證
15.2 Tapeout中的問題及和晶圓代工廠(Foundry)的溝通
15.3 數(shù)據(jù)的導(dǎo)出和
15.4 Tapeout后的IP Merge
15.5 E-job view 的概念及做法。
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